PCIe 5.0 SerDes PHY
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PCIe 5.0 接口的工作方式
具有 Expresso 5.0 数字控制器的 Rambus PCIe 5.0 PHY 包含高性能的串行链路子系统。我们的 PCIe 5.0 接口解决方案针对挑战性高损耗信道的功耗进行了优化,非常适合性能密集型 AI、数据中心、边缘计算、5G 基础设施和图像处理应用。 PHY 包含支持 PCIe 5.0、4.0、3.0 和 2.0 协议的 PMA 硬核和符合 PIPE 5.2 标准的 PCIe 物理编码子层 (PCS) 软核。PHY 通过了与 Northwest Logic Expresso 数字控制器的协同验证,也可以与符合 PIPE 5.2 标准的第三方控制器集成。
PHY 设计为采用最低程度的宽边控制,适用于支持分叉的 x2、x4、x8 和 x16 通道配置。这提高了 PHY 的灵活性,可以支持各种应用。多抽头发送器和自适应接收器均衡支持超过 36dB 的信道插入损耗。
PCIe 5 SerDes PHY 可用于先进的 7nm FinFET 工艺节点。
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Block Diagram of the PCIe 5.0 SerDes PHY

PCIe 5.0 SerDes PHY IP
- PCIe 4.0 PHY IP with 16GT/s optimized for low power consumption (Silicon Proven in TSMC 28HPC+)
- PHY/PCS Logical Sub-Block IP Core for PCIe supporting PCIe 5.0, 4.0, 3.1 PHY/PMA and compliant to the PIPE 5.2 and 4.4.1 Specifications
- PCIe 5.0 PHY IP with 32GT/s optimized for low power consumption (Silicon Proven in TSMC 12FFC)
- 32G Medium Reach Multi-Protocol SerDes PHY
- PCI Express 3.0 PHY IP Core (Silicon Proven in UMC 40LP)
- PCIe 2.0 PHY IP (Silicon Proven in SMIC 55LL/ SP/ EF)