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PCIe 2.0 Serdes PHY IP，在 TSMC 40ULP 中经过硅验证
PCIe 2.0 收发器 IP拥有PCIe 2.0 Base的全部操作，符合PIPE 3.0标准。该 IP的高速混合信号电路设计能处理PCIe 2.0 的5Gbps数据速率，并兼容PCIe 1.0 的2.5Gbps数据速率。它旨在减少功率的消耗和减小所占的面积。PCIe 2.0 IP设计可以均衡支持TX和RX，满足了各种通道环境的需求。
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