You are here:
PCIe 2.0 Serdes PHY IP，在 TSMC 22ULP/ULL 中经过硅验证
PCIe2.0 PHY IP 是一款适用于移动和消费类应用的一体式物理层 (PHY) IP 解决方案。 PHY IP 包括混合信号电路，可处理 2.5GT/s 和 5.0GT/s 数据传输速度，同时遵守 PCIe2.0 基本标准。 PCIe2.0 PHY IP 由两层组成：物理媒体附件 (PMA) 层和物理编码子层 (PCS)，它通过标准 PIPE-3.0 接口简单地链接到 PCIe2.0 MAC 层。
PCIe2.0 PHY IP 收发器针对低功耗和最小管芯面积进行了优化，而不会牺牲性能和高数据吞吐量。 PCIe2.0 PHY IP 包括具有静电放电 (ESD) 保护功能的完整片上物理收发器解决方案、具有嵌入式抖动注入的内置自测模块，以及确保全面支持高性能设计的动态均衡电路
PCIe2.0 PHY IP 收发器针对低功耗和最小管芯面积进行了优化，而不会牺牲性能和高数据吞吐量。 PCIe2.0 PHY IP 包括具有静电放电 (ESD) 保护功能的完整片上物理收发器解决方案、具有嵌入式抖动注入的内置自测模块，以及确保全面支持高性能设计的动态均衡电路
查看 PCIe 2.0 Serdes PHY IP，在 TSMC 22ULP/ULL 中经过硅验证 详细介绍：
- 查看 PCIe 2.0 Serdes PHY IP，在 TSMC 22ULP/ULL 中经过硅验证 完整数据手册
- 联系 PCIe 2.0 Serdes PHY IP，在 TSMC 22ULP/ULL 中经过硅验证 供应商
Block Diagram of the PCIe 2.0 Serdes PHY IP，在 TSMC 22ULP/ULL 中经过硅验证
