PCIe 3.0 Serdes PHY IP，在 TSMC 28HPCP 中经过硅验证

PCIe 第三代 PHY 符合 PCIe 3.0 基本规范，兼容 PIPE 4.3 接口规范。 能另外接受PLL 控制、参考时钟控制和嵌入式电源门控，从而降低功耗。该低功耗模式设置是可配置的，因此PHY可被广泛适于不同功耗需求的各种情境中。 PCIe PHY 的功能可以通过NC-Verilog 仿真软件中使用的Verilog HDL 编写的测试台进行验证。
PCIe4.0 PHY符合 PCIe 4.0 基本规范，兼容 PIPE 4.4 接口协议。 能另外接受PLL 控制、参考时钟控制和内置电源门控控制，从而降低功耗。 此外，由于低功耗模式是可以编程的，因此该设计可被广泛用于不同功耗需求的各种应用.

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