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PCIe 2.0 Serdes PHY IP，在 TSMC 55ULP/65ULP 中经过硅验证
PCIe2.0 PHY IP 是一个完整的物理层 (PHY) IP 解决方案，专为移动和消费类应用而设计。 PHY IP 符合 PCIe2.0 基础规范，集成混合信号电路，支持 2.5GT/s 和 5.0GT/s 数据传输速率。 PCIe2.0 PHY IP 由物理媒体附件 (PMA) 层和物理编码子层 (PCS) 组成，并使用标准 PIPE-3.0 接口轻松连接到 PCIe2.0 MAC 层。
PCIe2.0 PHY IP 收发器针对低功耗和最小裸片面积（小于 0.30 平方毫米）进行了优化，而不会牺牲性能和高数据吞吐量。 PCIe2.0 PHY IP 包括具有静电放电 (ESD) 保护功能的完整片上物理收发器解决方案、具有嵌入式抖动注入的内置自测试模块，以及确保全面支持高性能设计的动态均衡电路.
PCIe2.0 PHY IP 收发器针对低功耗和最小裸片面积（小于 0.30 平方毫米）进行了优化，而不会牺牲性能和高数据吞吐量。 PCIe2.0 PHY IP 包括具有静电放电 (ESD) 保护功能的完整片上物理收发器解决方案、具有嵌入式抖动注入的内置自测试模块，以及确保全面支持高性能设计的动态均衡电路.
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