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PCIe 2.0 Serdes PHY IP，在 TSMC 55ULP/65ULP 中经过硅验证
PCIe2.0 PHY IP 是一个完整的物理层 IP 解决方案，专为移动和消费类电子应用而设计。 PHY IP 符合 PCIe2.0 基础规范，是集成混合信号电路，能支持 2.5GT/s 和 5.0GT/s 数据传输速率。 PCIe2.0 PHY IP 由物理媒体附件 (PMA) 层和物理编码子层 (PCS) 组成，并使用标准 PIPE-3.0 接口连接到 PCIe2.0 MAC 层。
PCIe2.0 PHY IP 的收发器对低功耗和减小管芯面积（小于 0.30 平方毫米）功能进行了优化，不需要牺牲性能和高数据传输速率。 这个PCIe2.0 PHY身体包含的完整片上物理层收发器电路，也具备静电保护功能（ESD），内置的自测试电路处理抖动问题，动态均衡器电路，确保整体的性能实现高质量的处理结果.
PCIe2.0 PHY IP 的收发器对低功耗和减小管芯面积（小于 0.30 平方毫米）功能进行了优化，不需要牺牲性能和高数据传输速率。 这个PCIe2.0 PHY身体包含的完整片上物理层收发器电路，也具备静电保护功能（ESD），内置的自测试电路处理抖动问题，动态均衡器电路，确保整体的性能实现高质量的处理结果.
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