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PCIe 2.0 Serdes PHY IP，在 TSMC 28HPCP 中经过硅验证
PCIe2.0 PHY IP 是功能齐全的物理层 (PHY) IP 解决方案，适用于移动和消费类应用。 PHY IP集成混合信号电路，在符合PCIe2.0基本标准的同时，实现2.5GT/s和5.0GT/s的数据传输速度。 PCIe2.0 PHY IP 由两层组成：物理媒体附件 (PMA) 层和物理编码子层 (PCS)，它通过使用标准 PIPE-简单地链接到 PCIe2.0 MAC 层 3.0 界面。
PCIe2.0 PHY IP 收发器针对低功耗和最小管芯面积进行了优化，而不会牺牲性能和高数据吞吐量。 PCIe2.0 PHY IP 包括具有静电放电 (ESD) 保护功能的完整片上物理收发器解决方案、具有嵌入式抖动注入的内置自测模块，以及确保全面支持高性能设计的动态均衡电路。.
PCIe2.0 PHY IP 收发器针对低功耗和最小管芯面积进行了优化，而不会牺牲性能和高数据吞吐量。 PCIe2.0 PHY IP 包括具有静电放电 (ESD) 保护功能的完整片上物理收发器解决方案、具有嵌入式抖动注入的内置自测模块，以及确保全面支持高性能设计的动态均衡电路。.
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