USB 3.0 OTG 高/全/低速双重角色 IP 内核
USB 3.0 OTG控制器包括EP0处理器块(专利),用于管理在设备模式下运行时指向控制端点的所有标准请求,减少软件开发的开销。另外,这个控制器IP可以以直通模式运行,转发和接收USB有效载荷,并只管理USB协议。在这种情况下,客户可以实现他们自己的不同的DMA引擎。可以选择在这种配置中包括一个简单的发送和接收缓冲器,通过软件在从属寄存器访问接口(通常是AHB)上访问。这个选项导致了非常低的硬件占用率,对于软件可以完全管理USB流量的情况非常有用,包括USB事务的排序
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Block Diagram of the USB 3.0 OTG 高/全/低速双重角色 IP 内核
USB IP IP
- HDCP 2.3 Embedded Security Modules on DisplayPort/USB Type-C
- USB 2.0 PHY TSMC 5nm, 6/7nm, 12/16nm, 22nm, 28nm, 40nm, 65nm, 130nm, 180nm
- USB 2.0 PHY GlobalFoundaries 12nm, 22nm, 28nm, 40nm
- Multi-protocol SerDes PMA
- Complete USB Type-C Power Delivery PHY, RTL, and Software
- USB 2.0 OTG High / Full / Low- Speed Dual Role IP Core