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加解密协处理器

加解密协处理器是一个硬件 IP 核平台，可提高在 FPGA 或ASIC片上系统（SoC）环境中的加解密操作速度。

对称加解密算法可以很高效地迁移到该IP核上来实现，碎片化内存数据可以通过DMA来高效访问，协处理器可用于加速/处理 IPsec、 VPN、TLS/SSL、磁盘加密或任何需要加密算法的自定义应用程序。

简介

协处理器平台集成了客户所选择需的加密 IP内核（包括我们的 TRNG 解决方案）、附加接口、DMA 和软件层，形成完整的解决方案。

可选以下加密引擎进行集成：
• 公钥加密 (RSA, ECC, ECDSA, ECDH, SM2, …)
• 随机数发生器 (符合 NIST-800-90A/B/C)
• AES (CTR, CCM, CMAC, GCM/GMAC, XTS, ECB, CBC, …)
• Hash: SHA-1/SHA-2/SM3/HMAC, SHA-3
• Chacha20-poly1305
• SM4
• ARIA
• 3GPP security (ZUC, KASMI, SNOW_3G)
• DES and 3-DES (Ideal for legacy)