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PHY / PCS物理编码子层逻辑模块IP内核，支持符合PIPE 5.2和4.4.1规范的PCIe 5.0、4.0、3.1 PHY / PMA
用于PCIe 5.0的XpressPCSTM是一个逻辑设计IP内核，实现PCI5.0规范的物理编码部分。XpressPCS开放了符合PIPE规范的用户接口界面，允许连接到任何符合PIPE 5.2和PIPE 4.4.1的PCIe PHY/MAC。它还向PHY / PMA子模块开放了收发接口，以及用于均衡和通道余量功能的消息传递接口。 全面的PHY / PMA接口是与PCIe SerDes开发人员多年合作磨合的成果， 可以确保XpressPCS IP与任何SerDes PMA实现集成使用。 功能齐全并经过硅验证的符合PIPE规范的XpressPCS是PHY IP供应商和客户自研SerDes PHY时用来搭配其SerDes PMA的理想解决方案。
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Block Diagram of the PHY / PCS物理编码子层逻辑模块IP内核，支持符合PIPE 5.2和4.4.1规范的PCIe 5.0、4.0、3.1 PHY / PMA
PCIe IP
- PCIe 5.0 Integrity and Data Encryption Security Module
- PCIe 6.0 Integrity and Data Encryption Security Module
- PCIe 5.0 Serdes PHY IP, Silicon Proven in TSMC 12FFC
- Multi-protocol SerDes PMA
- PCIe Gen 6 SERDES IP - supports up to 112G LR ethernet with low power and latency
- 56G Serdes in 7nm bundled with PCie Gen 5 controller IP