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PCIe 5.0 Serdes PHY IP，在 TSMC 16FFC 中经过硅验证
在高带宽应用中，PCIe 5.0 PHY IP设计展现出优秀的性能、多通道和低功耗的功能。PCIe 5.0 IP符合PIPE 5.2标准，可以被应用于所有的PCIe 5.0 Base应用中。设计中包含高速混合信号电路，以适应PCIe 5.0在32Gbps数据速率。
PCIe4.0在16Gbps数据速率、PCIe3.1在8.0Gbps数据速率、PCIe 2.1在5.0Gbps数据速率和PCIe在2.5Gbps数据速率都可以被此设计兼容。 PCIe 5.0IP设计可以均衡支持TX和RX，满足了各种通道环境的需求.
PCIe4.0在16Gbps数据速率、PCIe3.1在8.0Gbps数据速率、PCIe 2.1在5.0Gbps数据速率和PCIe在2.5Gbps数据速率都可以被此设计兼容。 PCIe 5.0IP设计可以均衡支持TX和RX，满足了各种通道环境的需求.
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Block Diagram of the PCIe 5.0 Serdes PHY IP，在 TSMC 16FFC 中经过硅验证
PCIe IP core IP
- PCIe 5.0 Integrity and Data Encryption Security Module
- PCIe 6.0 Integrity and Data Encryption Security Module
- PCIe 5.0 Serdes PHY IP, Silicon Proven in TSMC 12FFC
- Multi-protocol SerDes PMA
- PCIe Gen 6 SERDES IP - supports up to 112G LR ethernet with low power and latency
- 56G Serdes in 7nm bundled with PCie Gen 5 controller IP