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PCIe 5.0,4.0,3.1 / 3.0根端口，端点，双模，具有Native用 户界面的交换机端口Controller IP核
XpressRICH5是一款可配置且可扩展的PCIe Controller软 IP，专为ASIC和FPGA实现而设计。 XpressRICH5 IP符合PCI Express 5.0,4.0和3.1 / 3.0规范，以及PCI Express（PIPE）规 范的PHY接口5.x版本。 IP可以配置为支持端点，根端口，交换机端口和双模拓扑，允许各种使用模型。提供的 图形用户界面（GUI）向导允许设计人员通过启用，禁 用和调整大量参数来定制IP以满足其精确要求，包括数 据路径大小，PIPE接口宽度，低功耗支持，SR-IOV，ECC，AER等，以实现最佳吞吐量，最低延迟，优化大小 和降低功耗。PLDA与多家PHY IP供应商和验证IP供应商 合作，为32GT / s的PCIe 5.0提供一系列集成解决方案。PLDA XpressRICH5 PCIe IP允许使用各种模型，是寻求具 有高性能，低延迟和灵活用户界面的企业级PCIe接口解 决方案的ASIC，是SoC和FPGA设计人员的首选。
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Block Diagram of the PCIe 5.0,4.0,3.1 / 3.0根端口，端点，双模，具有Native用 户界面的交换机端口Controller IP核
PCIe IP
- PCIe 5.0 Integrity and Data Encryption Security Module
- PCIe 6.0 Integrity and Data Encryption Security Module
- PCIe 6.0 PHY in TSMC (N6, N5, N4P, N3P, N3E)
- PCIe 3.0 Serdes PHY IP, Silicon Proven in TSMC 22ULP
- PCIe Gen 6 SERDES IP - supports up to 112G LR ethernet with low power and latency
- 56G Serdes in 7nm bundled with PCie Gen 5 controller IP