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PCIe 3.0 Serdes PHY IP，在 UMC 28HPC 中经过硅验证
这个PCIe 3.0 Serdes PHY IP符合PCIe 3.0基础规范，支持PIPE 4.3接口标准能够提供额外的PLL控制、参考时钟控制和内置的功率门控控制功能等功能来降低功耗。低功耗模式可进行客制化设计，这个PHY IP广泛适用于具有不同功耗限制的各种场景。PCIe PHY功能在NC-Verilog仿真软件中使用编写的测试台进行验证.
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Block Diagram of the PCIe 3.0 Serdes PHY IP，在 UMC 28HPC 中经过硅验证
pcie3.0ip IP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in TSMC 28HPCP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in UMC 40LP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in UMC 55SP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in SMIC 14SFP
- PCIe 2.0 Serdes PHY IP, Silicon Proven in TSMC 28HPCP
- PCIe 4.0 Serdes PHY IP, Silicon Proven in UMC 28HPC