采用 16FFC 工艺技术，具有高性能的背板互连功能的USB 3.0 PHY IP 核，已授权给中国客户用于多媒体 SoC芯片设计

2022 年 5 月 12 日 - 全球独立半导体 IP 核供应商和技术专业公司 T2M^IP 很高兴地宣布，其合作伙伴的 USB 3.0 PHY IP（带匹配控制器）IP 核已通过硅验证并投入批量生产，授权给某中国客户用于其高性能多媒体 SoC。

采用 16FFC 技术的 USB 3.0 PHY IP 核是一种收发器，专为外围设备设计。该 PHY 符合 USB 3.0（USB 超高速）、USB 2.0 PIPE 和 UTMI 规范。该 USB 3.0 PHY IP 核收发器已经过优化，可在不牺牲性能和高数据吞吐量的情况下实现低功耗和最小的芯片面积。该 USB 3.0 PHY IP 核包括一个完整的片上物理收发器解决方案，具有静电放电 (ESD) 保护功能，内置自测试模块和嵌入式抖动注入功能，以及一个动态均衡电路，可全面支持高性能设计。

该 USB 3.0 PHY IP 核采用了 16FFC 技术，符合通用串行总线 3.0 规范，可支持 5.0GT/s 和 2.5GT/s 的串行数据传输率，且符合 PIPE 3.1。16FFC 工艺技术还可向后兼容，支持 480 Mbps 的高速数据传输率和 12 Mbps 的全速数据传输率。启用编码/解码功能后，可支持 16 位/32 位并行接口，当编码/解码功能停用时，可支持 20 位并行接口，该 IP 核的低抖动自动校准振荡器，可支持无晶体模式。

额外支持用于低成本 TEG/ATE 测试的内置自检 (BIST) 模式，以及灵活的参考时钟频率，使得该 IP 核具有较高的可靠性，并能生成和接收 5000ppm 到 0ppm 的扩频时钟 (SSC)。该 IP 核还拥有较低的 IP 面积和低功耗，主要是因为具有可编程的发射振幅和去重、低频周期性信号 (LFPS) 生成和检测功能，以及高效的 L1 子状态电源管理系统。

采用 16FFC 工艺技术的 USB 3.0 PHY IP 核与 USB 3.0 主机/设备/集线器/OTG 控制器 IP 核可单独提供，也可作为经过完全验证和集成的解决方案预先集成。该 IP 核已用于半导体行业的蜂窝电子、个人电脑、数据存储 (SSD)、多媒体设备和其他全球消费电子产品。

除了采用 16FFC 工艺节点的 USB 3.0 PHY IP 核之外，T2M 广泛的硅接口 IP 核组合还包括其他版本的 USB、PCIe、串行 ATA、HDMI、显示端口、MIPI、DDR、10/100/1000 以太网、V by One、可编程 SerDes、SD/eMMC 和更多带有匹配 PHY 的控制器，在几个主要工厂中，其制造几何尺寸最小可达 7 纳米。这些产品还可以根据要求被移植到其他晶圆代工厂和前沿制程节点。