MIPI C-PHY v1.2 D-PHY v2.1 TX 3 trios/4 Lanes in TSMC (16nm, N7, N5A)
You are here:
Controller IP for PCIe 6.0, Supporting Root Port, Endpoint, Dual-mode, Switch Port Configurations with Native User Interface
关于 XpressRICH for PCIe 6.0
适用于 PCIe® 6.0 的 XpressRICH™ 控制器 IP 是一种可配置、可扩展的 PCIe 控制器软 IP，专为 ASIC 实施而设计。适用于 PCIe 6.0 的 XpressRICH 控制器 IP 支持 PCIe® 6.0 规范，包括 64GT/s 数据速率、PAM4、FLIT 模式和 L0p 功耗状态，支持 PCI Express (PIPE) 规范的 PHY 接口 6.x 版。向下兼容 PCIe 5.0、4.0 和 3.1/3.0 规范，用于 PCIe 6.0 的 XpressRICH 具备可配置总线宽度的高效发送 (Tx) 和接收 (Rx) 接口。该 IP 旨在满足诸多不同客户和行业用例，可配置支持端点、根端口、交换机端口和双模拓扑，从而支持多种使用模式。随IP提供的图形用户界面 (GUI)配置 向导，使设计人员可以通过启用、禁用和调整大量参数来轻松配置 IP实现所需功能。
PCIe 6.0 架构对于 SoC 设计人员创建下一代芯片至关重要，这些芯片需要在系统内移动大量数据，包括 HPC/云计算、人工智能 (AI)、机器学习、企业存储和网络以及汽车等应用。作为 PCIe 控制器设计领域久经考验的领导者，PLDA 的专业技术团队确保我们的 IP 为客户提供高性能、易集成和首次流片成功。
适用于 PCIe® 6.0 的 XpressRICH™ 控制器 IP 是一种可配置、可扩展的 PCIe 控制器软 IP，专为 ASIC 实施而设计。适用于 PCIe 6.0 的 XpressRICH 控制器 IP 支持 PCIe® 6.0 规范，包括 64GT/s 数据速率、PAM4、FLIT 模式和 L0p 功耗状态，支持 PCI Express (PIPE) 规范的 PHY 接口 6.x 版。向下兼容 PCIe 5.0、4.0 和 3.1/3.0 规范，用于 PCIe 6.0 的 XpressRICH 具备可配置总线宽度的高效发送 (Tx) 和接收 (Rx) 接口。该 IP 旨在满足诸多不同客户和行业用例，可配置支持端点、根端口、交换机端口和双模拓扑，从而支持多种使用模式。随IP提供的图形用户界面 (GUI)配置 向导，使设计人员可以通过启用、禁用和调整大量参数来轻松配置 IP实现所需功能。
PCIe 6.0 架构对于 SoC 设计人员创建下一代芯片至关重要，这些芯片需要在系统内移动大量数据，包括 HPC/云计算、人工智能 (AI)、机器学习、企业存储和网络以及汽车等应用。作为 PCIe 控制器设计领域久经考验的领导者，PLDA 的专业技术团队确保我们的 IP 为客户提供高性能、易集成和首次流片成功。
查看 Controller IP for PCIe 6.0, Supporting Root Port, Endpoint, Dual-mode, Switch Port Configurations with Native User Interface 详细介绍：
- 查看 Controller IP for PCIe 6.0, Supporting Root Port, Endpoint, Dual-mode, Switch Port Configurations with Native User Interface 完整数据手册
- 联系 Controller IP for PCIe 6.0, Supporting Root Port, Endpoint, Dual-mode, Switch Port Configurations with Native User Interface 供应商