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PCIe 3.1 Serdes PHY IP，在 TSMC 40LP 中经过硅验证
(PCIe 3.1) x4 PHY IP 支持 PCIe Gen 3.1 传输。 符合 PCIe Rev3 基本规范，能兼容PIPE4.3接口规范。 该设计可以用于2.5 Gbps、5.0 Gbps、8.0 Gbps，三种输出数据速率（串行）和输入时钟频率为 25Mhz， 每秒 2.5、5 和 8 吉比特。 需要至少 10 个 Pad 和最大 500MHz 的时钟速度。 工作电压范围：- 2.97V-3.63V，典型值=3.3V； 0.99V-1.21V，通常=1.1V；
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pcie 3.1 ip IP
- PCIe 5.0 Controller supporting Endpoint, Root Port, Switch, Bridge and advanced features
- PCIe 5.0 Controller with AMBA AXI interface
- PCIe 5.0 Customizable Embedded Multi-port Switch
- PCIe 4.0 Controller supporting Endpoint, Root Port, Switch, Bridge and advanced features
- PCIe 4.0 Controller with AMBA AXI interface
- Configurable controllers for PCIe 3.1 supporting Endpoint, Root Complex, Switch Port, and Dual Mode applications