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PCIe 3.0 Serdes PHY IP，在 TSMC 12FFC 中经过硅验证
PCIe 3.0 PHY IP为高宽带应用提供高性能、多通道功能和低功耗设计。 该设计符合 PIPE 4.3 标准，支持所有 PCIe 3.0 Base 应用。 IP 中包含高速混合信号电路，以支持PCIe 3.0的8Gbps数据速率。PCIe 1.0在2.5Gbps数据速率和PCIe 2.0 在5.0Gbps数据速率都可以被此设计兼容。PCIe3.0 IP设计可以均衡支持TX和RX，满足各种通道环境的需求
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Block Diagram of the PCIe 3.0 Serdes PHY IP，在 TSMC 12FFC 中经过硅验证
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