PCIe 3.0 Serdes PHY IP，在 SMIC 12SF+/SF++ 中经过硅验证

这个PCIe x4 PHY IP符合PCIe 3.0基础规范，支持PIPE 4.3接口标准能够提供额外的PLL控制、参考时钟控制和内置的功率门控控制功能等功能来降低功耗。低功耗模式可进行客制化设计，这个PHY IP广泛适用于具有不同功耗限制的各种场景。PCIe PHY功能在NC-Verilog仿真软件中使用编写的测试台进行验证。
T2M提供了顶尖的、高度可配置的PCIe 3.0 PHY，符合ECN 1.0a和PCIe 3.0规范，并针对客户和企业应用程序进行客制化设计。这个PHY IP的支持8通道，能扩大吞吐量，同时支持广泛的应用程序。客户可选择使用客户端版本为更低的数据速率（Gen2）或更少的通道进行定制。此外，它还提供了L1 substates L1.1和L1.2，能够以较小的尺寸集成到具有严格功率要求的应用程序中.

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