Multi Protocol IO Concentrator (RDC) IP Core for Safe and Secure Ethernet Network
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PCIe 2.0 Serdes PHY IP，在 UMC 40LP 中经过硅验证
PCIe 2.0收发器IP支持所有的PCIe 2.0 Base应用程序。这个IP符合PIPE 3.0的标准。这个IP集成了高速混合信号电路，能够以5Gbps的速率处理PCIe 2.0流量，并反向兼容2.5Gbps的PCIe 1.0数据速度。此外，这个IP具有低功耗模式和较小的工艺尺寸。PCIe 2.0 IP可以通过同时支持TX和RX均衡化算法来解决对不同信道环境的需求.
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Block Diagram of the PCIe 2.0 Serdes PHY IP，在 UMC 40LP 中经过硅验证
pcie3.0ip IP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in TSMC 28HPCP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in UMC 28HPC
- PCIe 3.0 Serdes PHY IP, Silicon Proven in UMC 40LP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in UMC 55SP
- PCIe 3.0 Serdes PHY IP, Silicon Proven in SMIC 14SFP
- PCIe 2.0 Serdes PHY IP, Silicon Proven in TSMC 28HPCP