400G ultra low latency 56/112G FEC and SERDES IP sub 10ns latency
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PCIe 2.0 Serdes PHY IP，硅在 TSMC 7nm 中得到验证
PCIe 2.0收发器IP提供了PCIe 2.0 Base应用程序的整体选择。它符合PIPE 3.0的要求。IP设计包含高速混合信号电路，能提供5Gbps的PCIe 2.0速率，而且能向后兼容2.5Gbps的PCIe 1.0速率。它的设计为更低功耗并且所占面积更小。由于对TX和RX都具备支持功能，PCIe 2.0 IP可以满足各种信道传输的需求.
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