TSMC 3nm (N3E) 1.2V/1.8V GPIO with 1.8V Failsafe Libraries, multiple metalstacks
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PCIe 2.0 Serdes PHY IP，在 TSMC 12FFC 中经过硅验证
PCIe 2.0 收发器 IP 被广泛地用于各种 PCIe 2.0 Base 应用。 它符合PIPE 3.0 标准。为了能够支持PCIe 2.0 在5Gbps的数据速率并兼容支持PCIe1.0在 2.5Gbps 的数据速率，该设计包含了高速混合信号电路。 它的设计目标旨在追求更低的功耗和更小的面积。PCIe 2.0 IP设计可以均衡支持TX和RX，满足了各种通道环境的需求.
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