You are here:
PCIe 2.0 Serdes PHY IP，在 SMIC 40LL 中经过硅验证
PCIe Gen 2 PHY IP是消费电子领域的物理层（PHY）IP解决方案，可根据客户需要进行配置。PHY IP集成了混合信号电路，数据传输速率可达2.5GT/s和5.0GT/s，同时符合PCIe2.0规范的的基本标准。PCIe2.0 PHY IP由物理介质附件（PMA）和物理编码子层构成。这个IP支持行业标准的PIPE-3.0接口连接到PCIe2.0 MAC层。
PCIe2.0 PHY IP收发器为低功耗和较小的模具面积进行了优化，同时保持了良好的性能和数据吞吐量。PCIe2.0 PHY IP的交付件包含带有ESD保护的片上物理收发器解决方案，内置的自检模块以及动态均衡电路，能够全面支持高性能配置的需求
PCIe2.0 PHY IP收发器为低功耗和较小的模具面积进行了优化，同时保持了良好的性能和数据吞吐量。PCIe2.0 PHY IP的交付件包含带有ESD保护的片上物理收发器解决方案，内置的自检模块以及动态均衡电路，能够全面支持高性能配置的需求
查看 PCIe 2.0 Serdes PHY IP，在 SMIC 40LL 中经过硅验证 详细介绍：
- 查看 PCIe 2.0 Serdes PHY IP，在 SMIC 40LL 中经过硅验证 完整数据手册
- 联系 PCIe 2.0 Serdes PHY IP，在 SMIC 40LL 中经过硅验证 供应商
Block Diagram of the PCIe 2.0 Serdes PHY IP，在 SMIC 40LL 中经过硅验证
