PCIe 2.0 Serdes PHY IP，在 SMIC 28HKMG 中经过硅验证

PCIe Gen 2 PHY IP专为消费类电子产品的物理层（PHY）IP设计，可根据客户需求配置。PHY IP符合PCIe2.0的基本规范，同时集成了混合信号电路，提供2.5GT/s和5.0GT/s的数据传输速度。PCIe2.0 PHY IP由物理介质附件（PMA）和物理编码子层构成。这个IP支持行业标准的PIPE-3.0接口连接到PCIe2.0 MAC层。
PCIe2.0 PHY IP收发器为低功耗和较小的模具面积进行了优化，同时保持了良好的性能和数据吞吐量。PCIe2.0 PHY IP的交付件包含带有ESD保护的片上物理收发器解决方案，内置的自测试模块（具有内置的抖动注入功能）以及动态均衡电路，能够全面支持高性能配置的需求

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