90nm OTP Non Volatile Memory for Standard CMOS Logic Process
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LVDS/FPD 链路 IP，在 GF 65/55LPe 中经过硅验证
这个PHY IP的低压差分信号（LVDS）发射器，这个IP有20条通道（4 x 4D1C）的LVDS驱动器，每通道1.5Gbps的数据速率。串行和并行数据在LVDS模式下分为4个通道；并行数据的每个通道的宽度为7bit。此外，这个设计有一个25MHz至150MHz的输入时钟。串行器完全内部化，不需要任何额外部件。电路模块化构建，能够轻松移植到客户指定晶圆厂的工艺节点
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Block Diagram of the LVDS/FPD 链路 IP，在 GF 65/55LPe 中经过硅验证
