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JESD204B IP核
JEDEC标准No. 204B (JESD204B)定义了数据转换器和逻辑器件之间的一个串行接口。它包含了设计人员用于实现能够与其他符合该标准的器件（转换器）进行通信的逻辑器件的必要信息。莱迪思的JESD204B 3G/5G IP 核支持一个Rx核（ADC到FPGA）和/或一个Tx核（FPGA到DAC）。Rx和Tx核都可以分别产生，使用不同的参数。
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Block Diagram of the JESD204B IP核
FPGA IP
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