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DDR4/ DDR3/ DDR3L Combo PHY IP - 1600Mpbs（在 TSMC 28HPC+ 中经过硅验证）

这个DDR PHY IP（双倍数据速率）支持DRAM类型的DDR3、DDR3L，符合最新的 JEDEC 标准。这个PHY可以以最小的延时获得高达1600Mbps的吞吐速率。这个DDR IP符合最新的JEDEC标准，并通过了硅验证。这个PHY IP 已经通过硅验证，这个设计易于集成，能够缩短客户产品研发周期加快上市.
DDR PHY 是 DDR 控制器和 SDRAM 之间的接口。DDR 控制器用于控制 DRAM 设备以及访问存储在这些设备上的数据。这个设计为AXI主站提供多个AXI接口，并支持DDR PHY的DFI标准规范，在DDR4/3模式下，数据速率达到1600Mbps，X8 / X16的轨道，四个功耗等级，具备写入均衡，数据训练的功能和低功耗、待机模式。DDR PHY用于控制DRAM器件以访问存储在这些器件中的数据，为DDR3L、DDR4和DDR3提供SSTL135、POD12和LVSTL接口.
DDR4、DDR3、DDR3L PHY具有高性能、低延迟、低面积、低功耗的特性，易于集成在客户的产品中，交付件以硬件 DDR PHY 的形式提供，主要以 GDSII 形式交付，包括集成的特定应用 DDR4/3 I/O。PHY IP基于RTL 的 PHY，拥有GDSII 的 PHY。DDR4/3 PHY连接到内存控制器的 DFI 4.0 接口，可以与控制器结合起来，形成一个完整的DDR接口解决方案