MIPI C-PHY v1.2 D-PHY v2.1 TX 3 trios/4 Lanes in TSMC (16nm, N7, N5A)
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DDR3L/ LPDDR4/ DDR4 PHY IP - 1866Mbps（在 UMC 28HPC+ 中经过硅验证）
DDR3L/DDR4/LPDDR4 Combo PHY IP提供低延迟，支持高达1866Mbps的吞吐量。PHY IP已经在在UMC 28HPC+工艺中得到了硅验证，符合最新JEDEC要求。可以控制DRAM设备，可以访问存储在这些设备中的数据。为DDR3L、DDR4和LPDDR4提供SSTL135、POD12和LVSTL接口.
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