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DDR3 PHY IP核
莱迪思的双倍数据速率（DDR3）物理接口（PHY）IP是一个通用的IP，提供了DDR3存储器控制器（MC）和DDR3存储器件之间的连接，符合JESD79- 3标准。DDR3 PHY IP在本地端提供了行业标准的DDR PHY接口（DFI）总线与存储器控制器连接。DFI协议定义了通过DFI总线，从或至DDDR3器件传输控制信息和数据所需的信号、信号关系和时序参数。
DDR3 PHY IP简化了任意DDR3存储器控制器和莱迪思FPGA DDR3基本组件的集成，从而使用户可以只实现用户设计中存储器控制器的逻辑部分。莱迪思的DDR3 PHY IP包含了存储器件所需的所有逻辑资源，包括依赖于FPGA DDR IO基本组件进行初始化过程、写电平、读数据采集和读取数据偏移校正。
DDR3 PHY IP简化了任意DDR3存储器控制器和莱迪思FPGA DDR3基本组件的集成，从而使用户可以只实现用户设计中存储器控制器的逻辑部分。莱迪思的DDR3 PHY IP包含了存储器件所需的所有逻辑资源，包括依赖于FPGA DDR IO基本组件进行初始化过程、写电平、读数据采集和读取数据偏移校正。
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Block Diagram of the DDR3 PHY IP核
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