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根据CXL Link规范设计的CXL控制器IP，具备针对SoC实现而优化的AMBA接口

XpressLINK-SOC™是可参数化的Compute Express Link（CXL）控制器软IP，专为ASIC和FPGA实现而设计。 XpressLINK-SOC控制器IP为CXL.io路径在PLDA PCIe 5.0 控制器IP基础上(基于PLDA已硅验证的XpressRICH-AXI架构），添加了CXL特有的CXL.cache和CXL.mem路径。 XpressLINK-SOC支持针对CXL.io流量的AMBA®AXI™协议规范，以及针对CXL.mem的Intel CXL cache/mem协议接口（CPI）或AMBA®AXI™协议规范，以及针对CXL.cache流量的CPI接口或AMBA®CXS协议规范。 XpressLINK-SOC还符合用于PCI Express（PIPE）规范5.x的英特尔PHY接口，并支持PIPE LPC和SERDES模式。所提供的图形用户界面（GUI）向导允许设计人员通过启用、禁用和调整各种参数来定制IP，以使其满足特定要求，包括CXL设备类型，PIPE接口配置，缓冲区大小和延迟，低功耗支持，SR-IOV参数等，以实现最佳吞吐量，延迟，大小和功耗。 XpressLINK-SOC已使用商用以及PLDA自产的VIP和测试套件进行了广泛的验证，并且已与诸多主流PCIe 5.0 PHY IP集成过。