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支持CXL.io，CXL.cache，CXL.mem 的 Compute Express Link（CXL）规范的控制器IP
XpressLINK™是可参数化的Compute Express Link（CXL）控制器软件IP，专为ASIC和FPGA实现而设计。 XpressLINK控制器IP为CXL.io路径应用了PLDA已硅验证的PCIe 5.0 XpressRICH控制器，并增加了CXL特有的CXL.cache和CXL.mem路径。 XpressLINK公开了用于CXL.io流量的PLDA原生Tx / Rx用户接口，及用于CXL.mem和CXL.cache流量的英特尔CXL缓存/内存协议接口（CPI）。 XpressLINK还符合用于PCI Express（PIPE）规范的Intel PHY接口版本5.x。所提供的图形用户界面（GUI）向导允许设计人员通过启用，禁用和调整各种参数来定制IP，以满足其确切要求，包括CXL设备类型，PIPE接口配置，缓冲区大小和延时，低功耗支持，SR-IOV参数等，以实现最佳吞吐量、延时、面积和功耗的平衡。 XpressLINK已通过商用第三方及自研的VIP和测试套件的广泛验证，并已与诸多PCIe 5.0 PHY IP集成验证
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Video Demo of the 支持CXL.io，CXL.cache，CXL.mem 的 Compute Express Link（CXL）规范的控制器IP
In this video, we demonstrate the Rambus Controller IP for CXL 2.0 and the CXL.mem protocol used to access Host-managed Device Memory, or HDM. This demonstration is performed using Intel’s Pre-Production Xeon processor as a host, connected to an FPGA board, instantiating Rambus' CXL Controller and CXL.mem test design.