T2M发布经过12FFC工艺硅验证的DDR4/LPDDR4/DDR3L 组合PHY IP核，实现无缝的DRAM访问

2022年12月8日，全球独立的半导体IP供应商和授权专业公司T2M^IP高兴地宣布，来自其伙伴的DDR4/LPDDR4/DDR3L组合PHY IP通过12FFC工艺的硅验证，其配套的DDR4组合控制器IP设计来自于成熟的芯片组，在中国和欧美客户的芯片产品上都实现了量产，客户可立即在T2M通过技术授权获得相关设计。

DDR4/DDR3L/LPDDR4组合PHY IP具有出色的数据处理性能，低延迟的特点使高速RAM应用的吞吐量高达3200Mbps，实现高效的数据处理速率。这个PHY IP可以使客户在满足市场需求方面获得领先地位。这个设计符合JEDEC规范的最新版本，并已通过12FFC工艺节点的硅验证，客户采用这个设计可以缩短研发周期、降低成本、加快产品的上市进程。另外，根据用户实际的芯片规范，这个设计也可以作为独立的DDR4、LPDDR4或DDR3L PHY IP核配置，在对应工艺节点下，其芯片面积和功耗等指标与标准的独立DDR4 PHY IP相似。这个PHY IP可采用配套的DDR4/LPDDR4/DDR3L组合控制器IP核或其他标准的DDR4、LPDDR4控制器IP核工作，能够为各种需要DRAM接口及访问功能的芯片提供无损的高速连接。

这个DDR4/DDR3L/LPDDR4组合PHY IP符合JEDEC规范，可实现3200Mbps的吞吐速率。此时，PHY IP的控制器的最高时钟频率为400MHz，驱动电路符合SSTL135/POD12/LVSTL接口规范的要求。整个设计的数据通道可以按照32bit的位宽成倍扩展，根据应用场景的需求，支持CA/DQ X16/DQ X8/ZQ等四种模块的初始化。组合PHY IP的输出阻抗和晶粒上的端路阻抗可通过软件进行灵活配置，为客户在集成这个设计时提供最大的便捷。

另外这个电路设计，还支持ZQ校准、8 个存储颗粒的成组、信号完整性所需的写操作电平维持、CBT和自动判决所需的PHY内部VREFDQ功能，支持逐比特的纠偏处理，这个处理是在物理层和链路层中读写数据通道上增加的电平控制电路实现。

半导体设计企业采用这个DDR4 组合PHY IP与配套的控制器IP设计的芯片，用于企业级计算、区域存储网络、嵌入式系统、图形设备和其他消费电子产品。

除了DDR4 IP核，T2M广泛的硅接口IP核组合包括USB、HDMI、DP 、MIPI（CSI、DSI、UniPro、UFS、Soundwire、I3C）、PCIe、10/100/1000以太网、V by One、可编程SerDes、SD/eMMC、串行ATA和更多的IP核，这些设计在主流制造厂的工艺节点可达7nm,并且可以根据客户的具体要求定制或者移植到其他晶圆厂的相应工艺节点上生产。