T2M发布超高速14bit 4.32Gbps的ADC IP核，适用于各类高精度、高采样率的芯片设计

2022年11月16日，全球独立的半导体IP供应商和授权专业公司T2M^IP高兴地宣布，其合作伙伴的14bit时间交织流水线方式的ADC IP核已通过验证，投入量产。这个IP采用28nm FDSOI工艺，支持4.32Gsps的采样速度。授权客户可以得到这个设计的自主修改权和无限次数的使用权。

这个IP设计来自于量产芯片组，支持60dB的信号噪声比（SNR），输入频率范围为54MHz至1.7GHz，适用于各种领域的芯片设计，包括音频应用、微控制器、高速机顶盒、Wi-Fi、汽车、雷达和5G应用等。

除信号处理链路外，这个设计还集成了两个模拟电路所需的内置电源稳压器（LDO）。

1.1v的LDO，带有一个外部去耦电容，以达到高功率抑制比。
1.5v的LDO，有一个内部电容用于输入缓冲和偏置设计。

这个设计的数字电路部分由外部1.0V电源驱动。

这个超高速宽带模数转换器采用16个时间交织流水线方式工作的子ADC组架构，由数字校正算法进行增益、偏移和斜率校正。信号源采用差分输入，端路差分阻抗为100欧姆电阻，然后通过输入缓冲单元，连接到子ADC组，输入信号的幅度为差分1Vpp。ADC电路的输入模拟信号经过两个外部电容耦合到这个设计的输入端，外部电容的最小规格为1nF。各子ADC的输入在设计内部产生。

流水线方式的ADC IP核是混合信号电路系统，由比较器、开关电容电路、偏压电路、带隙电压基准、采样和保持放大器（SHA）以及乘法数模转换器（MDAC）组成。这些组成单元的设计规格符合相应的电路和系统要求。每个流水线方式的ADC电路是由两个或更多的低分辨率Flash ADC构成，整个架构由多级处理通路组成，每个处理级都包含相应的采样和保持电路，模拟信号经过采样后将样本在短时间内维持电平。Flash ADC电路将这个电平信号转化为二进制输出序列。来自多级的二进制输出序列按照时间次序对齐（流水线化处理），并输出到位移寄存器，进一步经过数字纠错逻辑电路完成错误检测和纠正后，输出最终的二进制序列。

T2M广泛的无线IP核还包括22nm ULL的蓝牙双模v5.3RF收发器IP核、40/55nm的BLE v5.3/15.4（0.5mm2）射频收发器IP核、40ULP的NB-IoT/Cat M UE射频收发器IP核和Sub6 GHz射频收发器IP核，所有这些都可以通过授权移植到客户的产品设计中。