T2M发布经过12FFC工艺验证的DDR5/DDR4/LPDDR5组合PHY IP及控制器IP，可提高内存访问速度

全球独立的半导体IP供应商和授权专业公司T2M^IP高兴地宣布，来自其伙伴的DDR5/DDR4/LPDDR5组合PHY IP经过12FFC工艺（12nm FinFET Compact）验证，其配套的DDR5组合控制器IP设计来自于量产芯片组，客户可立即在T2M公司获得IP授权。

DDR5/DDR4/LPDDR5 Combo PHY IP的模块化设计能够便捷地集成到现有的各种芯片架构，可以以最小的延时获得5400MT/s的吞吐速率。值得一提的特有功能包括输出阻抗的可编程化（DS）和晶粒上端侧阻抗的可编程化（ODT）。DDR5 Combo PHY IP和配套控制器IP符合DFI 5.0版本规范的要求，最高支持16个AXI端口，数据带宽可达512位。

DDR5/DDR4/LPDDR5组合PHY IP核可以配置为DDR4、DDR5和LPDDR5模式。对于不同的DDR规格（DDR5、DDR4和LPDDR5），这个设计可支持的控制器最高时钟频率为675MHz、400MHz和600MHz。如果配置为DDR5的模式，DRAM数据速率为5400MT/s；如果配置为DDR4的模式，DRAM数据速率为3200MT/s；如果配置为LPDDR5的模式，DRAM数据速率为4800MT/s。根据应用场景的不同，这个设计可以支持CA/DQ X16/DQ X8/ZQ和其他四种模块的初始化设置，12FFC技术支持ZQ校准功能和各CA模块4种级别的电源配置。

DDR5/DDR4/LPDDR5组合控制器IP核符合DDR5 JESD79-5和JESD79-5标准规范，交付件包括详细地说明操作指导，在设计时易于使用并且可以灵活配置。这个设计可以按照DDR5、DDR4和LPDDR5的配置采用不同的时钟频率，另外还支持最大省电模式（MPSM）、预充电命令模式、错误检查和纠正（ECC），重新排序功能、自刷新和下电处理等功能。这个设计支持PHY模块的内部自动配置功能，可以支持高达64GB的存储颗粒密度，以及X4、X8和X16的设备格式。

半导体设计行业可采用这个DDR5 Combo PHY IP与配套的控制器IP设计芯片，用于企业级计算、区域存储网络、嵌入式系统、图形设备和其他消费电子产品。

除了DDR5 IP核，T2M广泛的硅接口IP核组合包括USB、HDMI、DP、MIPI（CSI、DSI、UniPro、UFS、Soundwire、I3C）、PCIe、10/100/1000以太网、V by One、可编程SerDes、SD/eMMC、串行ATA和更多的IP核，这些设计在主流制造厂的工艺节点可达7nm,并且可以根据客户的具体要求定制或者移植到其他晶圆厂的相应工艺节点上生产。