T2M发布其伙伴研发的PCIe 4.0 PHY IP核与配套的PCIe 4.0控制器IP核，12FFC工艺带来的低功耗及高吞吐量可提升计算机外设的性能

2022年8月24日，全球独立的半导体IP核供应商和技术专业公司T2M^IP很高兴地宣布，其合作伙伴的PCIe 4.0物理层IP核硅料与配套的PCIe 4.0控制器IP核已通过12FFC工艺的验证，符合PCI-SIG规范，已在主要制造工厂的主要节点的多款芯片组实现量产。

这个一组包括PHY核控制器IP核的PCIe IP符合PCIe 4.0规范的要求，支持PIPE 4.4接口，并后向兼容旧版本。该IP核支持额外的PLL控制、参考时钟控制和嵌入式电源门控，通过12FFC工艺的设计可实现低功耗。低功耗模式可以根据相应的场景要求进行配置，适用于多种功耗及应用的实际场景。

PCIe 4.0 SerDes PHY IP核在四倍速物理通道配置下可支持2.5 GT/s、5.0 GT/s、8.0 GT/s和16.0 GT/s的数据传输速率。该物理通道根据场景也可设计为x1、x2、x4、x8、x16的分叉通道架构。该IP核能够以100MHz的参考输入时钟支持32位的并行接口传输。

PCIe PHY IP核在12FFC工艺的验证方法是采用NCVerilog仿真软件提供的testbench和具备近端模拟、远端环回和外部环回等接口方式进行的内置自测试软件(BIST)，具有成本低廉及测试功能丰富的特点。

用户可以将PCIe 4.0控制器IP核配置为endpoint, root port和双模架构，支持各种用例模型，为客户的数据应用提供可配置的、灵活的AMBA AXI互连接口。该IP核具有512b控制器架构和64B PIPE接口，符合SR-Iov规范的同时提供高性能的处理。DMA架构可进行灵活的配置，支持用户界面、AXI4/原生接口的灵活配置，用户选定的功能在处理和生成阶段经行使能和关闭，这样可以得到控制器逻辑门数量的优化。

除了PCIe IP核，T2M广泛的硅接口IP核组合包括USB、HDMI、显示端口、MIPI（CSI、UniPro、UFS、RFFE、I3C）、PCIe、DDR、1G以太网、V-by-One、可编程SerDes、OnFi等，在主流代工厂的工艺节点可达7nm。它们还可以根据客户的定制要求，移植到其他晶圆厂的相关工艺节点。