Sondrel's 统一设计约束

2022-03-29 -- ASIC设计阶段有一个关键环节就是定义 LINT、CDC（多时钟域检查)、DFT（可测试性） 和 Timing（时序）等各种设计约束。但是，每一种的约束文件都要单独定义和维护，这增加了项目管理和保持一致性的难度。

Sondrel 的首席设计工程师 Jaouad Elkrami，建立了“设计约束生成与检查 (DCGC)”项目，作为 Sondrel 目前持续改进研发计划的一部分。这个项目是由 Sondrel 中国高级后端工程师Rainie Li具体执行。

Rainie Li用 Python 编程语言编写脚本，检查单个电子表格是否存在不一致、冲突或缺口。然后合并电子表格，形成一个主参考电子表格，作为前端工程师的参考规范文件，以定义所有设计约束，如时钟，复位，IO 延迟，扫描启动和测试模式等 DFT 约束，以及案例分析。它可以用于生成所有设计流程的约束，如功能和 DFT 模式下的 SDC（Synopsys设计约束）、LINT、CDC 和 DFT。它会新增一个自动化工具，通过第三方 IP 引入约束，以保持整个项目的约束一致性。

“把所有东西整合到一张电子表格上，可以充分简化维护工作，确保各个方面都保持最新状态，” Rainie Li补充道，“这对包含多个时钟定义的大型子系统来说尤为重要。它还加快了初始约束规范的进度，因为现在，工程师可以在预定义的标准电子表格上填充数据，从而保证约束定义一致。”

Jaouad Elkrami 解释道：“这个工具是一种采用面向对象的程序设计 (OOP) 开发的模块化工具。它支持 Synopsys 和 Mentor 生成 CDC 约束，未来还可以扩展支持 Cadence。目前我们已经有几个项目开始使用这个工具，它能够在流程初期就生成约束，并运行输入检查，可以有效改进设计过程表现，缩短前端设计时间。”

Sondrel 首席执行官 Graham Curren 指出：“Rainie Li在我们的中国公司任职，而其项目负责人 Jaouad 却在我们的摩洛哥公司。这就是 Sondrel 作为一个大团队无缝协作的典型示范。不论我们所在何处，利用适当的技术，我们全球工程师可以一起处理大量复杂的设计项目以及 ASIC 设计流程的开发工作。”

Sondrel 中国高级后端工程师 Rainie Li

关于Sondrel^TM

Sondrel成立于2002年，是集成电路各阶段设计方面值得信赖的合作伙伴。其在定义和设计专用集成电路方面的咨询能力屡获殊荣，为其将设计转化为经过测试的批量封装硅芯片的一站式服务提供了有力补充。整个供应链流程的单点联系，确保风险低，上市时间快。Sondrel总部位于英国，其通过在中国、印度、法国、摩洛哥和北美的办事处，为全球客户提供支持。更多信息，请访问www.sondrel.com