推出 DDR5/DDR4/LPDDR5 Combo PHY IP 核，用 12FFC 工艺技术为下一代高性能 SoC 进行硅验证，可立即获得许可

2022 年 3 月 28 日-全球独立半导体 IP 核供应商及技术专业公司 T2M^IP 很高兴地宣布，其合作伙伴的 12FFC 工艺节点 DDR5/DDR4/LPDDR5 Combo PHY IP 与相匹配的 DDR5 Combo 控制器 IP 核已获得了高带宽和超快数据传送速率的硅验证，可立即供货。

该 DDR5/DDR4/LPDDR5 Combo PHY 和控制器 IP 核也能够在 DDR4、DDR5、LPDDR5 模式下单独运行。其结构化的简单设计使其可方便地用于任何设计架构，还能提供低延迟并实现高达 5400MT/s 的吞吐量。它拥有可编程的输出阻抗 (DS) 和可编程的片上终端 (ODT) 特殊功能。该 DDR5 Combo PHY 及匹配的控制器符合 DFI 5.0 版规范，可以支持多达 16 个 AXI 端口，且数据宽度高达 512 位。

这款使用了 12 纳米 FFC 工艺技术的 DDR5/DDR4/LPDDR5 Combo PHY IP 核可支持各种 DDR5/ DDR4/ LPDDR5，其最大控制器时钟频率为 675MHz、400MHz、600MHz，可产生的最大 DRAM 数据传送速率为 5400MT/s（对于 DDR5）、3200MT/s（对于DDR4）和 4800MT/s（对于 LPDDR5）。该产品可支持四个模块，便于进行灵活配置 CA/DQ_X16/DQ_X8/ZQ。12FFC 技术具有 ZQ 校准的附加功能，且每个 CA 模块可支持 4 个等级，对功耗有不同的考虑，其核心功率的工作电压为 0.8V。

该 DDR5 Combo 控制器 IP 核具有功能齐全、便于使用且可合成的设计，且与 DDR5 JESD79-5 和 JESD79-5 规范兼容。该核符合 DDR5、DDR4 和 LPDDR5 的不同时钟频率。该核还支持 PHY 内部自动决策，并具有其他相关功能，如最大省电模式 (MPSM)、预充电命令模式、错误检查和纠正 (ECC)、重新排序交易等，可实现更高的性能以及完成自动刷新和关闭电源操作。该核能够支持高达 64GB 的设备密度和 X4、X8、X16 设备类型。

这些 IP 核的功能在 NC-Verilog 仿真软件中可使用 Verilog HDL 编写的测试台进行验证，这些测试台随 IP 核一同提供。

DDR5 Combo PHY IP 核和 DDR5 Combo 控制器 IP 核已用于半导体行业的企业计算、存储区域网络、嵌入式系统、图形设备和其他消费电子产品……

除了 DDR5 IP 核，T2M 广泛的硅接口 IP 核组合还包括其他 USB、HDMI、显示端口、MIPI（CSI、DSI、UniPro、UFS、Soundwire、I3C）、PCIe、10/100/1000 以太网、V by One、可编程 SerDes、SD/eMMC、串行 ATA 等，在几个主要工厂中，其制造几何尺寸最小可达 7 纳米。这些产品还可以根据要求被移植到其他代工厂和前沿制程节点。