用于高级 SoC 中所有高端串行连接接口的 PCIe 5.0 SerDes PHY 和控制器 IP 核可立即获得许可！！

2022 年 3 月 9日。–全球独立半导体 IP 核供应商及技术专业公司 T2M^IP 很高兴地宣布，其合作伙伴符合 PCI-SIG 标准的 12FFC 制程节点 PCIe 5.0 Serdes PHY IP 核与相匹配的 PCIe 5.0 Controller IP核可立即供货，且该产品已经过硅验证，且具有高贷款和超高的数据传输速度。

PCIe 5.0 PHY 及 Controller IP 核可支持 PCI 5.0 规范，并符合 PIPE 5.1 标准。其结构化且简单的设计，让其能够轻松地用于任何设计架构。由于可支持额外的 PLL 控制、参考时钟控制和嵌入式电源门控制，因此其功耗更低。PHY 和链路层带有对并行接口的后向兼容支持。16/32 位 (Gen5/4), 10/20 位 (Gen3/2/1). PCIe SerDes PHY 和数字控制器 IP 核能提供最小的延迟和超快的同步数据传输。

12 纳米 FFC 制程技术的 PCIe 5.0 SerDes PHY IP 核可支持各种数据传输速度，如 2.5 GT/s、5.0 GT/s、8.0 GT/s、16.0 Gt/s 和 32GT/s，并具有四（4）倍的物理带宽。12FFC 技术具有内置 EYE 监测器和 EYE 检查器、带 LC 槽的双端口 PLL 和用于 TX 预设的 3 抽头 FFE 等附加功能。在 L1.2 低功耗模式下，门控电源可达到最低泄漏，短距离的自动节电和可配置的低功耗模式设置让 PHY 能广泛地用于运行电压为 0.8V 和 1.2V且具有不同功耗的各种场景。

PCIe 5.0 控制器 IP 核具有完整的 PCIE 控制器功能，以及根复杂和端点 BFM 模式。该产品可支持 8 个可配置的虚拟通道的队列和多功能可配置的 TC 到 VC 队列的映射。速度和链路宽度协商、极性反转和车道与车道之间的倾斜、可配置的计时器和超时可实现高可控性和规模化流量控制。紧急减电状态可使用先进的电源管理系统。

这些 IP 核的功能在 NC-Verilog 仿真软件中用 Verilog HDL 编写的测试台进行验证，而这些测试台将随 IP 核一同提供。

PCIe 5.0 SerDes PHY IP 核与 PCIe 5.0 控制器 IP 核已被用于半导体行业的企业计算、存储区域网络、无线和移动设备、汽车、物联网、嵌入式系统、图形设备和其他工业用途……

除了 PCIe IP 核，T2M 广泛的硅接口 IP 核系列还包括其他 USB、HDMI、显示端口、MIPI（CSI、DSI、UniPro、UFS、Soundwire、I3C）、DDR、10/100/1000 以太网、V by One、可编程 SerDes、SD/eMMC 等产品，在几个主要工厂中，其制造几何尺寸最小可达 7 纳米。这些产品还可以根据要求被移植到其他代工厂和前沿制程节点。