Cadence 设计解决方案认证支持 TSMC SoIC 先进 3D 芯片堆叠技术

Cadence 数字和签核，定制化IC/模拟及 IC 封装和 PCB 分析工具已针对 TSMC SoIC 封装技术提供全流程设计及分析优化

中国上海, 29 Apr 2019 -- 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布 Cadence设计解决方案得到TSMC 全新系统整合单芯片（SoIC）3D 先进芯片堆叠技术的成功认证。该技术集成了异构芯片 - 包括逻辑 IC 和存储器 - 将其从不同制程整合到单个封装上。 Cadence® 数字和签核全流程工具，定制化IC/模拟，以及 IC 封装和 PCB 分析工具，已针对 TSMC 的 SoIC芯片堆叠技术进行了全面优化，使需要异构芯片组集成功能的共同客户能够更有效地进行复杂设计。

如需了解 Cadence 对于 TSMC SoIC 先进封装技术解决方案的详细内容，请访问www.cadence.com/go/soic。

SoIC是TSMC创新的多芯片堆叠技术，是基于TSMC 3D 晶圆堆叠（WoW）和晶圆上芯片（CoW）封装技术扩展而来，满足了 5G、AI、IoT 和汽车应用等新兴应用的多样化设计要求。TSMC与Cadence合作，可提供更加优化的工具，方法学和流程，使 双方的共同客户 能够管理整体互连并验证作为整体设计一部分的芯片集成解决方案。整个设计周期通过多个 3D 特色工具协同工作。

Cadence 全流程工具包括 Innovus^™ 设计实现系统、Quantus^™ 寄生参数提取解决方案、Voltus^™ IC电源完整性解决方案、Tempus^™ 时序签核解决方案、Physical Verification System物理验证系统（PVS）、Virtuoso^® 定制化IC平台、SiP Layout 布局平台、OrbitIO^™ Interconnect Designer、Sigrity^™ PowerSI^® 3D-EM Extraction Option、Sigrity PowerDC^™ 技术、Sigrity XcitePI^™ 提取、Sigrity XtractIM^™ 技术以及 Sigrity SystemSI^™ 技术。

“Cadence 和 TSMC 拥有的悠久合作历史，今天我们仍在不断创新，以支持TSMC先进的 SoIC芯片堆叠技术，” Cadence 公司资深副总裁、兼定制化IC 芯片和 PCB 事业部总经理 Tom Beckley 表示， “SoIC 解决方案使我们的客户能够使用最新的 3D 技术，同时使用最优化的工具、设计流程和方法学来满足紧迫的设计交付期限。”

“Cadence 的工具、参考流程和方法学针对我们全新的 SoIC 先进芯片堆叠技术，补充了我们成熟的 InFO，WoW 和 CoWoS 芯片集成解决方案，为客户提供了更大的灵活性，可以使用3D 堆叠技术将多个芯片集成到单个元件上，” TSMC 设计基础架构市场高级总监 Suk Lee 表示，“我们与 Cadence 在先进封装技术上的持续合作，将帮助我们的客户在5G、AI、IoT和汽车领域实现更加高效和成功的产品设计。“

关于楷登电子Cadence

Cadence公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence公司创新的“系统设计实现” （SDE）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。了解更多，请访问公司网站 www.cadence.com。