Synopsys 设计平台获得TSMC工艺认证，支持高性能7nm+工艺技术

2018年5月9日，中国 北京——全球第一大芯片自动化设计解决方案提供商及全球第一大芯片接口IP供应商、信息安全和软件质量的全球领导者Synopsys公司 （NASDAQ：SNPS）近日宣布：Synopsys 设计平台获得TSMC最新工艺认证，符合TSMC最新版设计规则手册（DRM）规定的7-nm FinFET Plus先进工艺技术的相关规范。目前，基于Synopsys 设计平台完成的数款测试芯片已成功流片，多位客户也正在基于该平台进行产品设计研发。Synopsys设计平台在获得TSMC的此项认证后，将可以更加广 泛地用于基于此工艺技术的芯片设计，包括高性能高密度计算和低功耗移动应用。

该认证意味着TSMC极紫外光刻（EUV）工艺取得显著进步。与非EUV工艺节点相比，晶片面积显著减少，但仍保持卓越的性能。

以Design Compiler® Graphical综合工具和IC Compiler™II布局布线工具为核心Synopsys 设计平台性能显著增强，可充分利用TSMC的7-nm FinFET Plus工艺实现高性能设计。Design Compiler Graphical可以通过自动插入过孔支柱（via-pillar）结构，提高性能以及防止信号电迁移（EM）违规，并且可将信息传递给IC Compiler II进行进一步优化。它还会在逻辑综合时自动应用非默认规则（NDR），并感知绕线层以优化设计、提高性能。这些优化（包括IC Compiler II总线布线），将会在整个布局布线流程中继续进行，以满足高速网络严格的延迟匹配要求。

PrimeTime®时序分析工具全面支持先进的波形传播（AWP）技术和参数化片上偏差（POCV）技术，并已经进行充分优化，可解决更高性能和 更低电压场景中波形失真和非高斯分布偏差造成的影响。此外，PrimeTime感知物理信息的Sign-off扩展了对过孔支柱的支持。

Synopsys强化了设计平台功能，可以执行物理实现、寄生参数提取、物理验证和时序分析，以支持TSMC的WoW技术。其中基于IC Compiler II的物理实现流程，全面支持晶圆堆叠设计，包括最初的裸晶布局规划准备到凸块（bumps）布局分配，以及执行芯片布线。物理验证由Synopsys 的IC Validator工具执行DRC / LVS检查， 由StarRC™工具执行寄生参数提取。

TSMC设计基础设施市场部高级总监Suk Lee表示：“与Synopsys的持续合作以及TSMC 7-nm FinFET Plus工艺技术的早期客户合作，使我们可以提供差异化的平台解决方案，帮助我们的共同客户更快地将开创性新产品推向市场。Synopsys设计平台成功 通过认证，让我们共同客户的设计方案首次实现了基于EUV工艺技术的批量生产。”

Synopsys设计事业群主管市场与商务发展的副总裁 Michael Jackson说：“我们与TSMC就7-nm FinFET Plus量产工艺进行合作，使客户公司可以放心地开始运用高度差异化的Synopsys 设计平台，设计日益庞大的SoC和多裸晶堆叠芯片。TSMC 7-nm FinFET Plus工艺认证，让我们的客户可以享受到先进的EUV工艺所带来的功率和性能上的显著提升，以及面积更大程度的节省，同时加快了其差异化产品的上市时 间。”

关于Synopsys

Synopsys（Synopsys, Inc.，纳斯达克股票市场代码： SNPS）致力于创新改变世界，在芯片（Silicon）到软件（Software）的众多领域，Synopsys始终引领和参与全球各个科技公司的紧密 合作，共同开发人们所依赖的电子产品和软件应用。Synopsys 是全球排名第一的芯片自动化设计解决方案提供商，全球排名第一的芯片接口IP供应商，同时也是信息安全和软件质量的全球领导者，位列世界第15大软件公 司，并荣选美国标准普尔500指数成分股龙头企业。Synopsys总部位于美国硅谷，成立于1986年，目前拥有12200多名员工，分布在全球100 多个分支机构。2017年财年营业额逾27亿美元，拥有2600多项已批准专利。作为半导体、人工智能、汽车电子及软件安全等产业的核心技术提供商与驱动 者，Synopsys的技术一直深刻影响着当前全球五大新兴科技创新应用：智能汽车、物联网、人工智能、云计算和信息安全。