Synopsys成功完成台积公司7纳米FinFET制程IP组合的投片

用于台积公司7纳米制程技术的DesignWare 基础及介面IP能加速移动、车用及高效能运算SoC的上市时间

新思科技今日宣布针对台积公司7纳米制程技术，已成功完成DesignWare®基础及介面PHY IP组合的投片，其中包括逻辑库、嵌入式记忆体、嵌入式测试及修复、USB 3.1/2.0、USB-C 3.1/DisplayPort 1.4、DDR4/3、MIPI D-PHY、PCI Express® 4.0/3.1、以太网络及SATA 6G。其他DesignWare IP，包括LPDDR4x、HBM2和MIPI M-PHY，预计于2017年完成投片。与16FF+制程相比，台积公司7纳米制程能让设计人员降低功耗达60%或提升35%的效能。通过提供针对台积公 司最新7纳米制程的IP组合，新思科技协助设计人员达到移动、车用及高效能运算应用在功耗及效能上的要求。

台积公司设计基础架构行销事业部资深协理Suk Lee表示：「过去十多年来，新思科技一直与台积公司保持密切合作，针对台积公司不同阶段制程开发出高品质IP。针对台积公司7纳米制程，新思科技成功完 成DesignWare 基础及介面IP组合的投片，显示新思科技在IP领域的领导地位，其所开发的IP能协助双方客户透过台积公司制程技术，达到在功耗、效能和晶片面积等方面的 提升。」

新思科技IP暨原型建造行销副总裁John Koeter指出：「身为实体IP领导厂商，新思科技成功地在FinFET制程完成超过100次投片。我们致力于投资开发应用于最先进制程的IP，协助客 户实现必要功能并设计出具市场区隔的SoC。针对台积公司7纳米制程，我们成功完成DesignWare 基础及介面IP组合的投片，让设计人员有信心在整合IP与SoC时能大幅降低风险，并加速项目进度。」

上市时间

用于台积公司7纳米制程的DesignWare 基础及介面IP组合已经上市；STAR 记忆体系统解决方案已可用于所有台积公司制程技术。

关于 DesignWare IP

新思科技是一家专为SoC设计提供优质、经硅晶验证IP解决方案的领导厂商。其广泛的DesignWare IP组合阵容，包括由控制器、PHY、下一代验证 IP、模拟IP、嵌入式记忆体、逻辑库、处理器解决方案以及次系统组成的介面IP解决方案。为加速原型设计、软件开发、将IP整合至SoC，新思科技的 IP 套件式解决方案(IP Accelerated Initiative)提供IP 原型建造套件、IP软件开发工具组和定制化的 IP子系统。新思科技在IP品质、广泛的技术支援、强健的IP开发技术上，协助设计人员一方面降低整合的难度，一方面加速产品的上市时间。有关 DesignWare IP的详情，请参考http://www.synopsys.com/designware。

关于Synopsys

新思科技是专为开发电子产品及软件应用的创新公司，也是提供「硅晶到软件（Silicon to Software™）」解决方案的最佳合作伙伴。身为全球第15大的软件公司，新思科技长期以来是全球电子设计自动化（EDA）和半导体IP领域的领导 者，并发展成为提供软件品质及安全测试的领导厂商。不论是针对开发先进半导体系统单晶片（SoC）的设计工程师，或正在撰写应用程式且要求高品质及安全性 的软件开发工程师，新思科技都能提供所需的解决方案，以协助工程师完成创新、高品质并兼具安全性的产品。更多详情请造 访：www.synopsys.com。